設計委員会主催「5G市場に求められる電子回路設計」セミナーPartⅡ開催のご案内

「5G市場に求められる電子回路設計」セミナーPartⅡ開催のご案内（10/15締切）

設計委員会では、2015年より高速信号インターフェース分野の次世代メモリ規格である「DDR4」について、「DDR4設計ガイダンス」としてまとめ、その公開普及に努めて参りました。
その代表ともいえる5G時代の到来に向けて、IoT/AI向け電子機器の開発に求められる、電子回路設計環境の変化に関わるセミナーを、今般以下の通り開催いたします。
受講ご希望の方は、セミナー概要をご覧いただき、10月15日までにメール又はFAXにてお申込みください。

詳細

開催日時　令和元年10月24日（木）　13：00～17：00
開催場所　回路会館地下1階 会議室
　　　　　〒167-0042 東京都杉並区西荻北3-12-2
　　　　　アクセス：https://jpca.jp/about_jpca/acsess/
募集定員　70名
受講料　JPCA会員3,000円　　一般　4,000円（何れもテキスト税込）
申込方法　受講申込書に必要事項を記入の上、メール又はFAXにてお申込み下さい。
→「5G市場に求められる電子回路設計」セミナーPartⅡ概要を見る
締　　切　令和元年10月15日（火）
　　　　　※締め切り前でも定員になり次第、募集を締め切りさせて頂きます。

本件お問合せ並びにお申込み先

一般社団法人日本電子回路工業会　設計委員会担当；藤原
E-mail： fujiwara@jpca.org FAX： 03-5310-2021
※お問合せは、メールにてお願い致します。